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关于宽带电力线通信芯片的低功耗设计

电力线通信(PLC)是指利用电力线传输数据和媒体信号的一种通信方式,主要应用场景有3种:宽带网络接入、室内设备互连与数据网络、用电信息采集与电气设备监控[1]。前两种基本上都是采用IEEE P1901和ITU-T G.hn国际标准开发,强调大带宽、高性能,对功耗没有很明确的要求;第三种应用中的用电信息采集是目前国内最大的PLC市场,由于国内外低压电力线信道存在明显差异,一般采用国内自研的电力线通信标准[2],相应的技术有窄带和宽带两种。窄带PLC存在通信速率低、稳定可靠性差等缺陷,无法满足智能电网用电环节信息双向交互业务的需求。宽带PLC在通信速率、抗干扰能力等方面较窄带有明显的优势,但功耗较大。由于安装宽带PLC通信单元的设备供电能力有限以及绿色节能集抄方案对功耗要求较高,这对开发宽带PLC芯片带来了较大的挑战。

1 功耗要求

国家电网针对用电信息采集系统中的通信单元专门制定了检验技术规范[3],其中对低压宽带PLC通信单元的静态功耗和动态功耗作了十分明确的要求,功耗要求如表1所示。

关于宽带电力线通信芯片的低功耗设计

同时国家电网正在着手制定最新的低压电力线宽带载波通信技术规范,其静态、动态功耗将进一步降低。在实际应用中,95%以上的通信单元应用于单相载波电能表,功耗要求也最为严格,本文将对此进行重点分析。

2 通信单元组成及宽带PLC芯片结构 2.1 通信单元组成

宽带PLC通信单元如图1所示,主要由宽带PLC芯片、线路驱动器(LineDriver,LD)、LC带通滤波器、耦合变压器及Flash存储器等组成。其中宽带PLC芯片及LD是两颗核心芯片。LD用于对发送的模拟信号进行放大,最高输出电压达到12 V以上,通常采用双极型工艺,无法和CMOS工艺的宽带PLC芯片集成。LD是板级中功耗较大的器件,其功耗与信号功率谱密度有直接的联系,国家电网对宽带PLC功率谱密度有严格规定,带内外分别不大于-45 dBm/Hz和-75 dBm/Hz[3]。要降低LD功耗可减少工作带宽和降低发射功率,但会带来通信速率的下降和通信距离的缩短,故在标准制定与系统实现时需综合权衡。

关于宽带电力线通信芯片的低功耗设计

2.2 宽带PLC芯片结构

宽带PLC芯片是一个典型的SoC,采用AHB/APB两级总线架构。芯片结构如图2所示。

关于宽带电力线通信芯片的低功耗设计

AHB总线为矩阵式结构,主设备包括CPU核、系统DMA、载波MAC硬件及物理层(PLC MAC HW/PLC PHY);从设备包括SDRAM控制器、BootROM、SPI Flash控制器、AHB2APB桥及相关模块配置接口等。APB总线设备包括串口UART、Timer、PWM、GPIO、SPI控制器和系统控制单元SCU等。

此外,芯片还集成了高性能模拟前端AFE,AFE包括模数转换器ADC、数模转换器DAC、低通滤波器LPF和可编程增益放大器PGA。

3 功耗组成

电力线通信采用基带传输方式,无射频部分,芯片由数字电路和模拟电路组成。数字电路晶体管工作在截止区和饱和区,是一种开关电路,如式(1)所示[4]。其功耗由动态功耗(PD)、短路功耗(PS)和静态功耗(PL)组成,影响因素有:负载电容(C)、电源电压(VDD)、工作频率(f)、开关系数(N)、短路电荷(QSC)和漏电电流(Ileak),功耗控制须围绕上述影响因素进行。

模拟电路功能单元的电路实现形式个体差异较大,很难像数字电路那样定义功耗组成。模拟电路晶体管工作在线性放大区,需要设置适当的偏置电压(或电流),当其工作在亚阈值模式下,可以大大降低功耗;此外模拟模块通常会提供低功耗关断模式,通过外部的数字控制管脚进行设置。

4 芯片低功耗设计 4.1 工作频段选择

IEEE P1901和ITU-T G.hn的工作频段为1.8~30 MHz,可扩展到50~100 MHz,其目的是在短距离传输中以带宽换取每秒几百兆位甚至上千兆位的通信速率。但用电信息采集系统中宽带PLC工作在室外环境,面临的主要问题是覆盖范围、可靠性、成本和功耗,通信速率相对要求不高,典型的10 Mb/s物理层速率已能满足所用应用需要[5],因此工作频段可大幅降低。

芯片选择2~12 MHz作为基本工作频段,向下可扩展至500 kHz,同时应用小带宽模式或载波屏蔽方式,芯片可工作在6 MHz以下。芯片工作频段避开衰减较快的高频段以及有较大噪声的窄带PLC工作的低频段,提高了通信距离。芯片采用与IEEE P1901 FFT物理层相同的正交频分复用OFDM技术,由于带宽较窄,采用1024点FFT,有效子载波在80~490之间,子载波间隔为24.414 kHz,采样率(Fs)为25 MS/s,在小带宽模式下可进一步降低到12.5 MS/s,较IEEE P1901 FFT物理层采样率(75 MS/s或更高)数倍降低。较低的采样率与数据速率结合较低阶的调制技术,可使SoC及PLC物理层收发通路工作在较低时钟频率(≤4倍Fs时钟)下,同时大大降低对模拟前端及线路驱动器的性能要求,从而降低芯片的成本和功耗。

4.2 物理层低功耗设计

物理层整体结构如图3所示,包括发送和接收两条通路,每条通路皆由数字链路及模拟前端组成。

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